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GA-M61VME-S2
SHEET TITLE SHEET TITLE Revision: 1.01
01 COVER SHEET 26 AUDIO JACK, L_OUT, F_AUDIO
02 BOM & PCB MODIFY HISTORY 27 FRONT PANEL POWER SEQUENCE
03 BLOCK DIAGRAM 28 ATX POWER, BIOS, VCC12_DUAL, VDDA25
04 PROCESSOR HT INTERFACE 29 PWM ISL6566
05 PROCESSOR DDR2 INTERFACE
06 PROCESSOR CONTROL & DEBUG
07 PROCESSOR Power & Gnd
08 DIMM 1,2
09 DIMM TERMINATION
10 DDRII POWER
11 MCP61-CPU
12 MCP61-PCIe
13 MCP61-DAC, RGMII
14 MCP61-PCI
15 MCP61-SATA, IDE
16 MCP61-USB, HD-Audio, GPIO
17 MCP61-Power, Gnd
18 PCI EXPRESS x16, x1 SLOT
19 PCI 1,2,SLOT
20 ITE 8716GB/CX
21 Realtek 8201 CL
22 H/W MONITOR & FAN CONTROL
23 IDE/FDD/COM/LPT
24 F_USB/ R_USB GIGABYTE
Title
25 ALC883 HD-AUDIO BLOCK DIAGRAM
Size Document Number Rev
Custom 1.01
GA-M61VME-S2
Date: Wednesday, September 20, 2006 Sheet 1 of 30
5 4 3 2 1
Model Name:GA-M61VME-S2 1.01 Circuit or PCB layout change for next version
Component value change history Date Change Item Reason
P-Code: A95085-1
2006.07.03 0.2 Gerber Out Modify from M61SME-S2 0.1
Date Change Item Reason
2006.08.07 1.0 Gerber Out SPI change to ITE.
2006.06.02 0.1 E_BOM issue PCB:0.1
D D
2006.07.03 0.2 E_BOM issue PCB:0.2 Add IDERST level shift for nVidia comment Power ok level shift PCI_E right push
2006.??.?? 1.0A D_BOM issue PCB:1.0 LFRAME, ACZ_SDOUT change to VCC3 pull up CLKOUT_25MHZ pull to GND by 4.7U
C C
B B
A A
GIGABYTE
Title
BOM & PCB MODIFY HISTORY
Size Document Number Rev
Custom 1.01
GA-M61VME-S2
Date: Wednesday, September 20, 2006 Sheet 2 of 30
5 4 3 2 1
BLOCK DIAGRAM
DDRII 400/533/667/800
POWER
SUPPLY VREG
CONNECTOR 128-BIT 200/266/333/400MHZ DDRII SDRAM CONN 1 1L
AMD CPU
SOCKET AM2
DDRII SDRAM CONN 2 1H
HT 16X16 1GHZ
PEX X1 PCI EXPRESS X1 CONNECTOR
PEX X1 PCI EXPRESS X1 CONNECTOR VGA
NVIDIA
MCP61V
PRIMARY IDE ATA 133 PCI 33MHZ PCI SLOT 1
INTEGRATED SATA AZILIA RTL ALC883 CODEC PCI SLOT 2
X2 - SATA CONN
USB2.0 X8 PORT
FLOPPY CONN LPC BUS 33MHZ
PS2/KB CONN SIO ITE 8716 CX/GB
BACK PANEL
PARALLEL CONN MII
USB2.0 PORTS 0-1 X2
SERIAL CONN 4MB LPC FLASH
USB2.0 PORTS 2-3 X2/10/100 LAN
RTL8201CL
10/100 PHY
FRONT PANEL
RJ45 USB2.0 PORTS 4-5
BACK PANEL
USB2.0 PORTS 6-7
GIGABYTE
Title
BLOCK DIAGRAM
Size Document Number Rev
Custom 1.01
GA-M61VME-S2
Date: Tuesday, August 15, 2006 Sheet 3 of 30
L0_CADIN_L[0..15]
L0_CADIN_L[0..15] <11>
L0_CADIN_H[0..15]
L0_CADIN_H[0..15] <11> CPU_VDD_RUN = VCORE
L0_CLKIN_L[0..1]
L0_CLKIN_H[0..1]
L0_CLKIN_L[0..1] <11>
CPU_VDDA_RUN = VDDA25
L0_CLKIN_H[0..1] <11>
L0_CADOUT_L[0..15]
L0_CADOUT_L[0..15] <11>
VLDT_RUN = VCC12_HT
L0_CADOUT_H[0..15]
L0_CLKOUT_L[0..1]
L0_CADOUT_H[0..15] <11> CPU_VDDIO_SUS = DDR18V
L0_CLKOUT_L[0..1] <11>
L0_CLKOUT_H[0..1]
L0_CLKOUT_H[0..1] <11>
CPU_VTT_SUS = DDRVTT
VLDT_A = VCC12_HT
M2CPUA
VLDT_B = HT12B
HYPERTRANSPORT
L0_CLKIN_H1 N6 AD5 L0_CLKOUT_H1
L0_CLKIN_L1 L0_CLKIN_H(1) L0_CLKOUT_H(1) L0_CLKOUT_L1
P6 L0_CLKIN_L(1) L0_CLKOUT_L(1) AD4
L0_CLKIN_H0 N3 AD1 L0_CLKOUT_H0
L0_CLKIN_L0 L0_CLKIN_H(0) L0_CLKOUT_H(0) L0_CLKOUT_L0
N2 L0_CLKIN_L(0) L0_CLKOUT_L(0) AC1
VCC12_HT R3 49.9/4/1 V4 Y6 1
R4 49.9/4/1 L0_CTLIN_H(1) L0_CTLOUT_H(1) TP78
GND V5 L0_CTLIN_L(1) L0_CTLOUT_L(1) W6 1 TP79
L0_CTLIN_H0 U1 W2 L0_CTLOUT_H0
<11> L0_CTLIN_H0 L0_CTLIN_H(0) L0_CTLOUT_H(0) L0_CTLOUT_H0 <11>
L0_CTLIN_L0 V1 W3 L0_CTLOUT_L0
<11> L0_CTLIN_L0 L0_CTLIN_L(0) L0_CTLOUT_L(0) L0_CTLOUT_L0 <11>
L0_CADIN_H15 U6 Y5 L0_CADOUT_H15
L0_CADIN_L15 L0_CADIN_H(15) L0_CADOUT_H(15) L0_CADOUT_L15
V6 L0_CADIN_L(15) L0_CADOUT_L(15) Y4
L0_CADIN_H14 T4 AB6 L0_CADOUT_H14
L0_CADIN_L14 L0_CADIN_H(14) L0_CADOUT_H(14) L0_CADOUT_L14
T5 L0_CADIN_L(14) L0_CADOUT_L(14) AA6
L0_CADIN_H13 R6 AB5 L0_CADOUT_H13
L0_CADIN_L13 L0_CADIN_H(13) L0_CADOUT_H(13) L0_CADOUT_L13
T6 L0_CADIN_L(13) L0_CADOUT_L(13) AB4
L0_CADIN_H12 P4 AD6 L0_CADOUT_H12
L0_CADIN_L12 L0_CADIN_H(12) L0_CADOUT_H(12) L0_CADOUT_L12
P5 L0_CADIN_L(12) L0_CADOUT_L(12) AC6
L0_CADIN_H11 M4 AF6 L0_CADOUT_H11
L0_CADIN_L11 L0_CADIN_H(11) L0_CADOUT_H(11) L0_CADOUT_L11
M5 L0_CADIN_L(11) L0_CADOUT_L(11) AE6
L0_CADIN_H10 L6 AF5 L0_CADOUT_H10
L0_CADIN_L10 L0_CADIN_H(10) L0_CADOUT_H(10) L0_CADOUT_L10
M6 L0_CADIN_L(10) L0_CADOUT_L(10) AF4
L0_CADIN_H9 K4 AH6 L0_CADOUT_H9
L0_CADIN_L9 L0_CADIN_H(9) L0_CADOUT_H(9) L0_CADOUT_L9
K5 L0_CADIN_L(9) L0_CADOUT_L(9) AG6
L0_CADIN_H8 J6 AH5 L0_CADOUT_H8
L0_CADIN_L8 L0_CADIN_H(8) L0_CADOUT_H(8) L0_CADOUT_L8
K6 L0_CADIN_L(8) L0_CADOUT_L(8) AH4
L0_CADIN_H7 U3 Y1 L0_CADOUT_H7
L0_CADIN_L7 L0_CADIN_H(7) L0_CADOUT_H(7) L0_CADOUT_L7
U2 L0_CADIN_L(7) L0_CADOUT_L(7) W1
L0_CADIN_H6 R1 AA2 L0_CADOUT_H6
L0_CADIN_L6 L0_CADIN_H(6) L0_CADOUT_H(6) L0_CADOUT_L6
T1 L0_CADIN_L(6) L0_CADOUT_L(6) AA3
L0_CADIN_H5 R3 AB1 L0_CADOUT_H5
L0_CADIN_L5 L0_CADIN_H(5) L0_CADOUT_H(5) L0_CADOUT_L5
R2 L0_CADIN_L(5) L0_CADOUT_L(5) AA1
L0_CADIN_H4 N1 AC2 L0_CADOUT_H4
L0_CADIN_L4 L0_CADIN_H(4) L0_CADOUT_H(4) L0_CADOUT_L4
P1 L0_CADIN_L(4) L0_CADOUT_L(4) AC3
L0_CADIN_H3 L1 AE2 L0_CADOUT_H3
L0_CADIN_L3 L0_CADIN_H(3) L0_CADOUT_H(3) L0_CADOUT_L3
M1 L0_CADIN_L(3) L0_CADOUT_L(3) AE3
L0_CADIN_H2 L3 AF1 L0_CADOUT_H2
L0_CADIN_L2 L0_CADIN_H(2) L0_CADOUT_H(2) L0_CADOUT_L2
L2 L0_CADIN_L(2) L0_CADOUT_L(2) AE1
L0_CADIN_H1 J1 AG2 L0_CADOUT_H1
L0_CADIN_L1 L0_CADIN_H(1) L0_CADOUT_H(1) L0_CADOUT_L1
K1 L0_CADIN_L(1) L0_CADOUT_L(1) AG3
L0_CADIN_H0 J3 AH1 L0_CADOUT_H0
L0_CADIN_L0 L0_CADIN_H(0) L0_CADOUT_H(0) L0_CADOUT_L0
J2 L0_CADIN_L(0) L0_CADOUT_L(0) AG1
SOCKET_M2
M2/[12KRC-04K807-22R_12KRC-04K807-23R]
GIGABYTE
Title
CPU HYPER TRANSPORT
Size Document Number Rev
Custom 1.01
GA-M61VME-S2
Date: Tuesday, August 15, 2006 Sheet 4 of 30
M2CPUB M2CPUC
MEMORY INTERFACE A MEMORY INTERFACE B
DCLKA2 AG21 AE14 MDA63 DCLKB2 AJ19 AH13 MDB63
<8,9> DCLKA2 MA0_CLK_H(2) MA_DATA(63) MDA[0..63] <8> <8,9> DCLKB2 MB0_CLK_H(2) MB_DATA(63) MDB[0..63] <8>
-DCLKA2 AG20 AG14 MDA62 -DCLKB2 AK19 AL13 MDB62
<8,9> -DCLKA2 MA0_CLK_L(2) MA_DATA(62) <8,9> -DCLKB2 MB0_CLK_L(2) MB_DATA(62)
DCLKA1 G19 AG16 MDA61 DCLKB1 A18 AL15 MDB61
<8,9> DCLKA1 MA0_CLK_H(1) MA_DATA(61) <8,9> DCLKB1 MB0_CLK_H(1) MB_DATA(61)
-DCLKA1 H19 AD17 MDA60 -DCLKB1 A19 AJ15 MDB60
<8,9> -DCLKA1 MA0_CLK_L(1) MA_DATA(60) <8,9> -DCLKB1 MB0_CLK_L(1) MB_DATA(60)
DCLKA0 U27 AD13 MDA59 DCLKB0 U31 AF13 MDB59
<8,9> DCLKA0 MA0_CLK_H(0) MA_DATA(59) <8,9> DCLKB0 MB0_CLK_H(0) MB_DATA(59)
-DCLKA0 U26 AE13 MDA58 -DCLKB0 U30 AG13 MDB58
<8,9> -DCLKA0 MA0_CLK_L(0) MA_DATA(58) <8,9> -DCLKB0 MB0_CLK_L(0) MB_DATA(58)
AG15 MDA57 AL14 MDB57
MA_DATA(57) MDA56 MB_DATA(57) MDB56
<8,9> -CSA1 AC25 MA0_CS_L(1) MA_DATA(56) AE16 <8,9> -CSB1 AE30 MB0_CS_L(1) MB_DATA(56) AK15
AA24 AG17 MDA55 AC31 AL16 MDB55
<8,9> -CSA0 MA0_CS_L(0) MA_DATA(55) <8,9> -CSB0 MB0_CS_L(0) MB_DATA(55)
AE18 MDA54 AL17 MDB54
MODT_A0 AC28 MA_DATA(54) MDA53 MODT_BA0 AD29 MB_DATA(54) MDB53
<8,9> MODT_A0 MA0_ODT(0) MA_DATA(53) AD21 <8,9> MODT_B0 MB0_ODT(0) MB_DATA(53) AK21
AG22 MDA52 AL21 MDB52
MA_DATA(52) MDA51 MB_DATA(52) MDB51
AE20 MA1_CLK_H(2) MA_DATA(51) AE17 AL19 MB1_CLK_H(2) MB_DATA(51) AH15
AE19 AF17 MDA50 AL18 AJ16 MDB50
MA1_CLK_L(2) MA_DATA(50) MDA49 MB1_CLK_L(2) MB_DATA(50) MDB49
G20 MA1_CLK_H(1) MA_DATA(49) AF21 C19 MB1_CLK_H(1) MB_DATA(49) AH19
G21 AE21 MDA48 D19 AL20 MDB48
MA1_CLK_L(1) MA_DATA(48) MDA47 MB1_CLK_L(1) MB_DATA(48) MDB47
V27 MA1_CLK_H(0) MA_DATA(47) AF23 W29 MB1_CLK_H(0) MB_DATA(47) AJ22
W27 AE23 MDA46 W28 AL22 MDB46
MA1_CLK_L(0) MA_DATA(46) MDA45 MB1_CLK_L(0) MB_DATA(46) MDB45
MA_DATA(45) AJ26 MB_DATA(45) AL24
AD27 AG26 MDA44 AE29 AK25 MDB44
MA1_CS_L(1) MA_DATA(44) MDA43 MB1_CS_L(1) MB_DATA(44) MDB43
AA25 MA1_CS_L(0) MA_DATA(43) AE22 AB31 MB1_CS_L(0) MB_DATA(43) AJ21
AG23 MDA42 AH21 MDB42
MA_DATA(42) MDA41 MB_DATA(42) MDB41
AC27 MA1_ODT(0) MA_DATA(41) AH25 AD31 MB1_ODT(0) MB_DATA(41) AH23
AF25 MDA40 AJ24 MDB40
MA_DATA(40) MDA39 MB_DATA(40) MDB39
MA_DATA(39) AJ28 MB_DATA(39) AL27
-SCASA AB25 AJ29 MDA38 -SCASB AC29 AK27 MDB38
<8,9> -SCASA MA_CAS_L MA_DATA(38) <8,9> -SCASB MB_CAS_L MB_DATA(38)
-SWEA AB27 AF29 MDA37 -SWEB AC30 AH31 MDB37
<8,9> -SWEA MA_WE_L MA_DATA(37) <8,9> -SWEB MB_WE_L MB_DATA(37)
-SRASA AA26 AE26 MDA36 -SRASB AB29 AG30 MDB36
<8,9> -SRASA MA_RAS_L MA_DATA(36) <8,9> -SRASB MB_RAS_L MB_DATA(36)
AJ27 MDA35 AL25 MDB35
SBAA2 MA_DATA(35) MDA34 SBAB2 MB_DATA(35) MDB34
<8,9> SBAA2 N25 MA_BANK(2) MA_DATA(34) AH27 <8,9> SBAB2 N31 MB_BANK(2) MB_DATA(34) AL26
SBAA1 Y27 AG29 MDA33 SBAB1 AA31 AJ30 MDB33
<8,9> SBAA1 MA_BANK(1) MA_DATA(33) <8,9> SBAB1 MB_BANK(1) MB_DATA(33)
SBAA0 AA27 AF27 MDA32 SBAB0 AA28 AJ31 MDB32
<8,9> SBAA0 MA_BANK(0) MA_DATA(32) <8,9> SBAB0 MB_BANK(0) MB_DATA(32)
E29 MDA31 E31 MDB31
MA_DATA(31) MDA30 MB_DATA(31) MDB30
L27 MA_CKE(1) MA_DATA(30) E28 M31 MB_CKE(1) MB_DATA(30) E30
CKEA0 M25 D27 MDA29 CKEB0 M29 B27 MDB29
<8,9> CKEA0 MA_CKE(0) MA_DATA(29) <8,9> CKEB0 MB_CKE(0) MB_DATA(29)
C27 MDA28 A27 MDB28
MAAA15 MA_DATA(28) MDA27 MAAB15 MB_DATA(28) MDB27
M27 MA_ADD(15) MA_DATA(27) G26 N28 MB_ADD(15) MB_DATA(27) F29
<8,9> MAAA[0..15] MAAA14 N24 F27 MDA26 <8,9> MAAB[0..15] MAAB14 N29 F31 MDB26
MAAA13 MA_ADD(14) MA_DATA(26) MDA25 MAAB13 MB_ADD(14) MB_DATA(26) MDB25
AC26 MA_ADD(13) MA_DATA(25) C28 AE31 MB_ADD(13) MB_DATA(25) A29
MAAA12 N26 E27 MDA24 MAAB12 N30 A28 MDB24
MAAA11 MA_ADD(12) MA_DATA(24) MDA23 MAAB11 MB_ADD(12) MB_DATA(24) MDB23
P25 MA_ADD(11) MA_DATA(23) F25 P29 MB_ADD(11) MB_DATA(23) A25
MAAA10 Y25 E25 MDA22 MAAB10 AA29 A24 MDB22
MAAA9 MA_ADD(10) MA_DATA(22) MDA21 MAAB9 MB_ADD(10) MB_DATA(22) MDB21
N27 MA_ADD(9) MA_DATA(21) E23 P31 MB_ADD(9) MB_DATA(21) C22
MAAA8 R24 D23 MDA20 MAAB8 R29 D21 MDB20
MAAA7 MA_ADD(8) MA_DATA(20) MDA19 MAAB7 MB_ADD(8) MB_DATA(20) MDB19
P27 MA_ADD(7) MA_DATA(19) E26 R28 MB_ADD(7) MB_DATA(19) A26
MAAA6 R25 C26 MDA18 MAAB6 R31 B25 MDB18
MAAA5 MA_ADD(6) MA_DATA(18) MDA17 MAAB5 MB_ADD(6) MB_DATA(18) MDB17
R26 MA_ADD(5) MA_DATA(17) G23 R30 MB_ADD(5) MB_DATA(17) B23
MAAA4 R27 F23 MDA16 MAAB4 T31 A22 MDB16
MAAA3 MA_ADD(4) MA_DATA(16) MDA15 MAAB3 MB_ADD(4) MB_DATA(16) MDB15
T25 MA_ADD(3) MA_DATA(15) E22 T29 MB_ADD(3) MB_DATA(15) B21
MAAA2 U25 E21 MDA14 MAAB2 U29 A20 MDB14
MAAA1 MA_ADD(2) MA_DATA(14) MDA13 MAAB1 MB_ADD(2) MB_DATA(14) MDB13
T27 MA_ADD(1) MA_DATA(13) F17 U28 MB_ADD(1) MB_DATA(13) C16
MAAA0 W24 G17 MDA12 MAAB0 AA30 D15 MDB12
MA_ADD(0) MA_DATA(12) MDA11 MB_ADD(0) MB_DATA(12) MDB11
MA_DATA(11) G22 MB_DATA(11) C21
DQSA7 AD15 F21 MDA10 DQSB7 AK13 A21 MDB10
-DQSA7 MA_DQS_H(7) MA_DATA(10) MDA9 -DQSB7 MB_DQS_H(7) MB_DATA(10) MDB9
AE15 MA_DQS_L(7) MA_DATA(9) G18 AJ13 MB_DQS_L(7) MB_DATA(9) A17
DQSA6 AG18 E17 MDA8 DQSB6 AK17 A16 MDB8
-DQSA6 MA_DQS_H(6) MA_DATA(8) MDA7 -DQSB6 MB_DQS_H(6) MB_DATA(8) MDB7
AG19 MA_DQS_L(6) MA_DATA(7) G16 AJ17 MB_DQS_L(6) MB_DATA(7) B15
DQSA5 AG24 E15 MDA6 DQSB5 AK23 A14 MDB6
-DQSA5 MA_DQS_H(5) MA_DATA(6) MDA5 -DQSB5 MB_DQS_H(5) MB_DATA(6) MDB5
AG25 MA_DQS_L(5) MA_DATA(5) G13 AL23 MB_DQS_L(5) MB_DATA(5) E13
DQSA4 AG27 H13 MDA4 DQSB4 AL28 F13 MDB4
-DQSA4 MA_DQS_H(4) MA_DATA(4) MDA3 -DQSB4 MB_DQS_H(4) MB_DATA(4) MDB3
AG28 MA_DQS_L(4) MA_DATA(3) H17 AL29 MB_DQS_L(4) MB_DATA(3) C15
DQSA3 D29 E16 MDA2 DQSB3 D31 A15 MDB2
-DQSA3 MA_DQS_H(3) MA_DATA(2) MDA1 -DQSB3 MB_DQS_H(3) MB_DATA(2) MDB1
C29 MA_DQS_L(3) MA_DATA(1) E14 C31 MB_DQS_L(3) MB_DATA(1) A13
DQSA2 C25 G14 MDA0 DQSB2 C24 D13 MDB0
-DQSA2 MA_DQS_H(2) MA_DATA(0) -DQSB2 MB_DQS_H(2) MB_DATA(0)
D25 MA_DQS_L(2) C23 MB_DQS_L(2)
DQSA1 E19 J28 DQSB1 D17 J31
-DQSA1 MA_DQS_H(1) MA_DQS_H(8) -DQSB1 MB_DQS_H(1) MB_DQS_H(8)
F19 MA_DQS_L(1) MA_DQS_L(8) J27 C17 MB_DQS_L(1) MB_DQS_L(8) J30
DQSA0 F15 DQSB0 C14
-DQSA0 MA_DQS_H(0) -DQSB0 MB_DQS_H(0)
G15 MA_DQS_L(0) MA_DM(8) J25 C13 MB_DQS_L(0) MB_DM(8) J29
DMA7 AF15 K25 DMB7 AJ14 K29
DMA6 MA_DM(7) MA_CHECK(7) DMB6 MB_DM(7) MB_CHECK(7)
AF19 MA_DM(6) MA_CHECK(6) J26 AH17 MB_DM(6) MB_CHECK(6) K31
DMA5 AJ25 G28 DMB5 AJ23 G30
DMA4 MA_DM(5) MA_CHECK(5) DMB4 MB_DM(5) MB_CHECK(5)
AH29 MA_DM(4) MA_CHECK(4) G27 AK29 MB_DM(4) MB_CHECK(4) G29
DMA3 B29 L24 DMB3 C30 L29
DMA2 MA_DM(3) MA_CHECK(3) DMB2 MB_DM(3) MB_CHECK(3)
E24 MA_DM(2) MA_CHECK(2) K27 A23 MB_DM(2) MB_CHECK(2) L28
DMA1 E18 H29 DMB1 B17 H31
DMA0 MA_DM(1) MA_CHECK(1) DMB0 MB_DM(1) MB_CHECK(1)
H15 MA_DM(0) MA_CHECK(0) H27 B13 MB_DM(0) MB_CHECK(0) G31
-DQSA[0..7] -DQSB[0..7]
-DQSA[0..7] <8> -DQSB[0..7] <8>
DQSA[0..7] DQSB[0..7] DQSB[0..7] <8>
DQSA[0..7] <8>
DMA[0:7] DMB[0..7]
DMA[0..7] <8> DMB[0..7] <8>
GIGABYTE
Title
CPU DDRII MEMORY
Size Document Number Rev
Custom 1.01
GA-M61VME-S2
Date: Tuesday, August 15, 2006 Sheet 5 of 30
DDR18V
-HTSTOP_L R21 300/4
-CPURST R22 300/4
CPU_PWRGD R23 300/4
VDDA25 FB1 30/6/4A/S DDR18V
2.5V/0.25A
C3 C13 C4
4.7u/8/Y5V/10V/Z 0.22u/6/X5R/10V/K M2CPUD
3.3n/4/X7R/50V/K
2
4
6
8
MISC
GND C10 RN251 R65 R56 R57
GND VDDA1 300/8P4R/6/X 300/4/X 300/4 300/4
D10 VDDA2
<11> CPUCLK0_H CPUCLK0_H C1 CLKIN_H
A8
1
3
5
7
3.9n/4/X7R/50V/K R5 CLKIN_H
B8 CLKIN_L
<11> CPUCLK0_L CPUCLK0_L C2 169/4/1CLKIN_L
<29> COREFB-
<11> CPU_PWRGD CPU_PWRGD C9 D2 CPU_VID5 3VDUAL
PWROK VID(5) VID5 <29>
C9 3.9n/4/X7R/50V/K -HTSTOP_L D8 D1 CPU_VID4
<11> -HTSTOP_L LDTSTOP_L VID(4) VID4 <29>
10U/8/Y5V/10V/Z/X -CPURST C7 C1 CPU_VID3
<11> -CPURST RESET_L VID(3) VID3 <29>
<29> COREFB+ VID(2) E3 CPU_VID2 VID2 <29>
CPU_PRESENT_L AL3 E2 CPU_VID1 R59
CPU_PRESENT_L VID(1) VID1 <29>
E1 CPU_VID0 1K/4/X
VID(0) VID0 <29>
R58 300/4
GND
R8 22/4/X SIC AL6 AK7 THERMTRIP_L THERMTRIP_CPU_L
<16,20> SI_CLK SIC THERMTRIP_L THERMTRIP_L <11>